先进IC封装，你需要知道的几大技术
先进集成电路封装技术是“超越摩尔定律”上突出的技术亮点。在每个节点上，芯片微缩将变得越来越困难，越来越昂贵，工程师们正在把多个芯片放入先进的封装中，作为芯片缩放的替代方案。
然而，虽然先进的集成电路封装正在迅速发展，设计工程师和工程管理人员必须跟上这一关键技术的步伐。首先，让我们了解高级IC封装中不断出现的基本术语。
以下是在下一代IC封装技术中使用的10个最常见的术语的简要概述:
在2.5D的封装中，模具被堆放或并排放置在一个隔片的顶部，基于硅通孔(TSV)。基座是一个交互器，提供芯片之间的连接。作为传统2D IC封装技术的一个增量步骤，2.5D封装使更细的线条和空间成为可能。
2.5D封装通常用于ASIC、FPGA、GPU和内存立方体。2008年，Xilinx将其大型FPGA划分为4个更小、产量更高的芯片，并将这些芯片连接到一个硅接口上。2.5D封装就此诞生，并最终在高带宽内存(HBM)处理器集成中流行起来。
3D堆叠封装
在3D IC封装中，逻辑模块堆叠在内存模块上，而不是创建一个大型的系统片上(SoC)，并且模块通过一个主动交互器连接。与2.5D封装通过导电凸起或TSV将组件堆叠在交互器上不同，3D封装采用多层硅晶片与使用TSV的组件一起嵌入。
TSV是2.5D和3D集成电路封装技术中的关键实现技术。半导体行业一直在使用HBM技术将DRAM封装在3D IC中。
Cu TSV在Si芯片间垂直互连的使用
Intel的Lakefield的FOVEROS是3D封装典型例子，他们把硅片有逻辑的叠加在一起，也兼容常见的PoP封装内存，此外还有Co-EMIB，彻底混合EMIB和FOVEROS。
Chiplet
Chiplet是另一种3D IC封装形式，可使CMOS设备与非CMOS设备实现异构集成。换句话说，它们是更小的SoC，中文的意思就是小芯片。这是将复杂功能进行分解，然后开发出多种具有单一特定功能，可相互进行模块化组装的“小芯片”，如实现数据存储、计算、信号处理、数据流管理等功能，并最终以此为基础，建立一个“小芯片”的芯片网络。
这分解芯片的想法可以提高产量和比单片模具更低的成本。Chiplets允许设计者利用各种各样的IP而不必考虑它们是在哪个节点或技术上制造;它们可以在硅、玻璃和层压板等多种材料上建造。
Fan-Out扇出封装
Fan-Out封装是使用环氧模具复合材料完全嵌入模具，这样就省去了晶片碰撞、熔炼、倒装芯片组装、清洗、下填分配和固化等工艺流程。扇出封装的连接在芯片表面呈扇形展开，以方便更多的外部I/O。这反过来又消除了对交互器的需求，并简化了异构集成的实现。
Fan-Out技术提供了一个比其他封装类型具有更多I/O的小尺寸封装。2016年，iPhone7上的16nm A10处理器和天线开关模组使用了扇出晶圆级封装（Fan-out Wafer Level Packaging，简称FoWLP）技术，取代了传统PCB，从而一举成为科技明星。而A10的制造商台积电是FoWLP技术的领先者。在台积电内部，他们把FoWLP称作InFoWLP，其中In代表integrated，也就是集成的意思。
扇出型晶圆级封装(FOWLP)
扇出型晶圆级封装是一大改进，为晶圆模提供了更多的外部接触空间。将芯片嵌入环氧模塑料内，然后在晶片表面制造高密度重分布层(RDL)和焊料球，形成重组晶片。
通常，它首先将前端处理的晶圆片分割成单个晶圆片，然后将晶圆片在载体结构上分隔开，填充间隙以形成再生晶圆片。FOWLP在封装和应用板之间提供了大量的连接。此外，基板本质上比模具大，所以模具间距更宽松。
硅胶倒装芯片嵌入到玻璃衬底中，然后RDL在芯片上扇动，形成一个贯穿玻璃的通道
异构集成
将单独制造的组件集成到更高级别的组装中的方式，使得功能和操作特性都会得到提升。它使半导体器件制造商能够将来自不同制造工艺流程的功能部件组合成一个单一的复合器件。
为何要用异构集成？
1.研发成本越来越高
芯片行业是典型的人才密集和资金密集型高风险产业，如果没有大量用户摊薄费用，芯片成本将直线上升。华为曾向媒体透露7nm的麒麟980研发费用远超业界预估的5亿美元，紫光展锐的一名工作人员则对记者表示，5G Modem研发费用在上亿美元，光流片就相当费钱，还有团队的持续投入，累计参与项目的工程师有上千人。
2. 设计成本也不断上涨，每一代至少增加30~50%的设计成本
业界人士指出：此前迭代无需考虑新工艺问题，只需了解65nm比90nm小多少，可以直接把90nm上的设计拿到65nm工艺上，重新设计一下马上就能做，整个过程一年半载即可完成。但现在7nm和16nm有很多不一样的地方，不能把16nm的设计直接放到7nm上，从架构到设计到后端都要做很多改变。
异构集成类似于封装内系统集成(SiP);主要指将多个单独制造的部件封装到一个芯片上，而不是在单个衬底上集成多个基片。这增强了功能性，可以对采用不同工艺、不同功能、不同制造商制造的组件进行封装。通过这一技术，工程师可以像搭积木一样，在芯片库里将不同工艺的小芯片组装在一起。异构集成背后的总体思想是将在系统级别上变化的多个组件组合到同一个封装中。
不过，异构集成在延续摩尔定律的同时也面临可靠性、散热、测试难度等多方面的挑战。
高带宽存储器(HBM)
如今，GDDR5经过这么多年的发展已然来到了一个瓶颈，光靠频率提升来提供更大的显存位宽已经没有太大空间，而这势必会反过来影响到GPU的性能发挥。相对于传统的GDDR5显存来说，HBM无疑是更加先进。
HBM是一种标准化的堆叠内存技术，它为堆栈内以及内存和逻辑之间的数据提供了宽通道。基于HBM的封装将内存堆在一起，并使用TSV将它们连接起来，这样创建了更多的I/O和带宽。
HBM也是一种JEDEC标准，它垂直集成了多个层次的DRAM组件，这些组件与应用程序处理器、GPU和SoC一起在封装中。HBM主要在高端服务器和网络芯片的2.5D封装中实现;它现在已经发展到HBM2技术，新一代技术解决了原始HBM版本中的容量和时钟速率限制问题。
这是一张AMD演示的内存架构图，我们可以清楚的看到HBM实际结构，尤其是四层DRAM叠在最底层die之上，虽然AMD一直也没有给出HBM本体的具体制作过程，但是不难想象4层绝不是HBM未来发展的极限，而随着层数的增加，位宽势必还会迎来进一步的递增。
中介层
中介层用于多芯片模具或板子的封装，相当于一个导管，在一个封装里通过电子信号实现传导。通过中介层可以完成很多运算和数据交流，相当于连接多个芯片和同一电路板之间的桥梁。使系统更小，更省电，更大带宽。它可以将信号传播到更宽的中心间距，也可以将信号连接到主板上的不同沟槽上。
中介层可由硅和有机材料制成，作为多个模具、模具和基板之间的桥梁。Silicon interposer是一种成熟的技术，由于其较高的I/O密度和TSV形成能力，它在2.5D和3D IC芯片封装中发挥着关键作用。
再分配层(RDL)
再分配层是铜金属连接线或封装中电连接的一部分。再分配层是由金属或聚合物介质材料层创建，用于将模具堆叠在封装上，以及提供通过interposer连接的芯片之间的通信，从而减轻大型芯片组的I/O间距。它们已经成为2.5D和3D封装解决方案中不可或缺的环节。
硅通孔(TSV)
TSV是2.5D和3D封装解决方案中的关键实现技术，它提供了通过模具硅片的垂直互连。它在里面填充了铜。TSV是一种通过整个芯片厚度的电子连接，它可以创建从芯片一侧到另一侧的最短路径。
这些孔洞从晶圆片的正面蚀刻到一定深度，然后通过沉积导电材料(通常是铜)将它们隔离并填充。芯片制作完成后，晶圆从背面开始变薄，露出晶圆背面的孔和金属，以完成TSV互连。
元器件科普之IC芯片是如何进行封装的
获得一颗IC芯片要经过从设计到制造漫长的流程，然而一颗芯片相当小且薄，如果不在外施加保护，会被轻易的刮伤损坏。此外，因为芯片的尺寸微小，如果不用一个较大尺寸的外壳，将不易以人工安置在电路板上。而这个时候封装技术就派上用场了，因此，本文接下来要针对封装加以描述介绍。
目前常见的封装有两种，一种是电动玩具内常见的，黑色长得像蜈蚣的 DIP 封装，另一为购买盒装 CPU 时常见的 BGA 封装。至于其他的封装法，还有早期 CPU 使用的 PGA（Pin Grid Arrayin Grid Array）或是 DIP 的改良版 QFP（塑料方形扁平封装）等。因为有太多种封装法，以下将对 DIP 以及 BGA 封装做介绍。
传统封装，历久不衰
首先要介绍的是双排直立式封装（Dual Inline Package;DIP），从下图可以看到采用此封装的 IC 芯片在双排接脚下，看起来会像条黑色蜈蚣，让人印象深刻，此封装法为最早采用的 IC 封装技术，具有成本低廉的优势，适合小型且不需接太多线的芯片。但是，因为大多采用的是塑料，散热效果较差，无法满足现行高速芯片的要求。因此，使用此封装的，大多是历久不衰的芯片，如下图中的 OP741，或是对运作速度没那么要求且芯片较小、接孔较少的 IC 芯片。
左图的 IC 芯片为 OP741，是常见的电压放大器。右图为它的剖面图，这个封装是以金线将芯片接到金属接脚（Leadframe）
至于球格数组（Ball Grid Array，BGA）封装，和 DIP 相比封装体积较小，可轻易的放入体积较小的装置中。此外，因为接脚位在芯片下方，和 DIP 相比，可容纳更多的金属接脚，
相当适合需要较多接点的芯片。然而，采用这种封装法成本较高且连接的方法较复杂，因此大多用在高单价的产品上。
左图为采用 BGA 封装的芯片，主流的 X86 CPU 大多使用这种封装法。右图为使用覆晶封装的 BGA 示意图。
行动装置兴起，新技术跃上舞台
然而，使用以上这些封装法，会耗费掉相当大的体积。像现在的行动装置、穿戴装置等，需要相当多种组件，如果各个组件都独立封装，组合起来将耗费非常大的空间，因此目前有两种方法，可满足缩小体积的要求，分别为 SoC（System On Chip）以及 SiP（System In Packet）。
在智能型手机刚兴起时，在各大财经杂志上皆可发现 SoC 这个名词，然而 SoC 究竟是什么东西？简单来说，就是将原本不同功能的 IC，整合在一颗芯片中。藉由这个方法，不单可以缩小体积，还可以缩小不同 IC 间的距离，提升芯片的计算速度。至于制作方法，便是在 IC 设计时间时，将各个不同的 IC 放在一起，再透过先前介绍的设计流程，制作成一张光罩。
然而，SoC 并非只有优点，要设计一颗 SoC 需要相当多的技术配合。IC 芯片各自封装时，各有封装外部保护，且 IC 与 IC 间的距离较远，比较不会发生交互干扰的情形。但是，当将所有 IC 都包装在一起时，就是噩梦的开始。IC 设计厂要从原先的单纯设计 IC，变成了解并整合各个功能的 IC，增加工程师的工作量。此外，也会遇到很多的状况，像是通讯芯片的高频讯号可能会影响其他功能的 IC 等情形。
此外，SoC 还需要获得其他厂商的 IP（intellectual property）授权，才能将别人设计好的组件放到 SoC 中。因为制作 SoC 需要获得整颗 IC 的设计细节，才能做成完整的光罩，这同时也增加了 SoC 的设计成本。或许会有人质疑何不自己设计一颗就好了呢？因为设计各种 IC 需要大量和该 IC 相关的知识，只有像 Apple 这样多金的企业，才有预算能从各知名企业挖角顶尖工程师，以设计一颗全新的 IC，透过合作授权还是比自行研发划算多了。
折衷方案，SiP 现身
作为替代方案，SiP 跃上整合芯片的舞台。和 SoC 不同，它是购买各家的 IC，在最后一次封装这些 IC，如此便少了 IP 授权这一步，大幅减少设计成本。此外，因为它们是各自独立的 IC，彼此的干扰程度大幅下降。采用 SiP 技术的产品，最著名的非 Apple Watch 莫属。因为 Watch 的内部空间太小，它无法采用传统的技术，SoC 的设计成本又太高，SiP 成了首要之选。藉由 SiP 技术，不单可缩小体积，还可拉近各个 IC 间的距离，成为可行的折衷方案。下图便是 Apple Watch 芯片的结构图，可以看到相当多的 IC 包含在其中。
完成封装后，便要进入测试的阶段，在这个阶段便要确认封装完的 IC 是否有正常的运作，正确无误之后便可出货给组装厂，做成我们所见的电子产品。至此，半导体产业便完成了整个生产的任务。
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