快读快学：《CMOS运算放大器设计》

《CMOS运算放大器设计》书籍简介

《CMOS运算放大器设计》

《Design of CMOS Operational Amplifiers》一书对CMOS运算放大器的设计进行了全面深入的探讨。作者Dehghani以其深厚的专业知识和丰富的实践经验，为我们提供了极具价值的见解和指导。本书不仅介绍了CMOS运算放大器的基本概念、工作原理和设计考虑，还结合实际应用，对各种类型的CMOS运算放大器进行了详细的分析和比较。

本书的开篇，作者首先对CMOS运算放大器的基础知识进行了简要的概述，这有助于读者对后续内容的理解。紧接着，本书花费了大量的篇幅来介绍CMOS运算放大器的设计。作者从电路设计的基本原则开始，逐步引导读者了解和掌握CMOS运算放大器的各个设计环节。从电路拓扑结构的选择，到器件尺寸的确定，再到偏置电路的设计，每一个步骤都进行了深入的探讨。

本书的另一个亮点是它对CMOS运算放大器的性能进行了定量的评估。作者不仅提供了用于评估的各种公式和计算方法，还通过大量的图表和数据，对各种因素如何影响CMOS运算放大器的性能进行了深入的剖析。这无疑对于从事相关研究的学者和工程师来说，具有重要的参考价值。

此外，本书还对CMOS运算放大器在实际应用中可能出现的问题进行了详细的讨论，例如噪声、失真、频率响应等。作者不仅提出了这些问题，还提供了相应的解决方案。这对于在实际工作中遇到这些问题的读者来说，具有非常大的指导意义。

总的来说，《Design of CMOS Operational Amplifiers》是一本理论与实践相结合的优秀著作。它不仅为我们提供了CMOS运算放大器设计的全面知识，还引导我们如何在实际应用中解决可能出现的问题。这使得这本书成为电子工程和集成电路设计领域的宝贵资源，无论对于初学者还是经验丰富的专业人士来说，都具有极高的参考价值。

运算放大器的基本规格

反转反馈放大器

根据Dehghani, R.的《Design of CMOS运算放大器》一书，运算放大器的基本规格包括以下内容：

1. 频率响应：运算放大器可以放大信号的频率范围定义为其频率响应。 它通常用带宽 (BW) 和增益带宽积 (GBW) 来表征。

2. 增益带宽积 (GBW)：这是开环增益与运算放大器 BW 的乘积的度量。 它表征运放以高增益放大不同频率信号的能力。

全差分运放

3、开环增益：没有任何反馈环路的运放的增益称为开环增益。 它表征了运算放大器放大信号的能力。

4. 输入阻抗（Zin）：运算放大器的输入阻抗表征其在输入信号源上的负载。 高输入阻抗允许信号源承受最小的负载，从而使输入信号的失真最小。

5. 输出阻抗（Zout）：运算放大器的输出阻抗表征其在负载电路上的负载。 低输出阻抗允许负载电路以最小的电压损耗和最大的功率传输来驱动。

6. 共模抑制比（CMRR）：这是衡量运算放大器抑制共模信号能力的指标。 高 CMRR 可确保运算放大器仅放大差模信号，并抑制其输入端存在的任何共模噪声或干扰信号。

7. 电源抑制比（PSRR）：这是衡量运算放大器抑制电源噪声和干扰能力的指标。 高 PSRR 可确保运放的输出电压不受电源噪声或电压波动的影响。

8. 单位增益频率（unity GainFrequency）：这是运算放大器的开环增益降至低于其直流增益 1dB 时的频率。 它表征了运算放大器可以以单位增益放大信号的频率范围。

CMOS 技术和物理

CMOS物理结构

基于 Dehghani, R. 所著的《CMOS 运算放大器设计》一书，有关 CMOS 技术和物理的章节概述了 CMOS 技术的基本原理和特性。 CMOS 代表互补金属氧化物半导体，是一种广泛使用的半导体制造技术，可生产具有数字和模拟电路的集成电路 (IC)。

CMOS技术具有低功耗、高抗噪性、高集成度等特点。 它同时使用n型和p型MOS晶体管，以实现高抗噪性和低功耗。 CMOS 器件的基本构建模块是 MOS 晶体管，它包括通过薄氧化层与半导体衬底隔开的栅极电极。

关于 CMOS 技术和物理的章节还讨论了 MOS 晶体管背后的物理原理，包括固体中电荷载流子的量子力学性质和晶体管的电气行为。 它还概述了 CMOS 技术中使用的不同类型的 MOS 晶体管，包括单栅极、双栅极和 FinFET 晶体管。

CMOS 技术和物理章节提供了器件、互连和装配物理的深入知识，以及影响电路系统的物理限制 设计和设备考虑。 本章节涵盖的主要主题包括纳米级 CMOS 工艺、器件制造注意事项、高级电路设计以及这些设计的物理实现。 本章还探讨了信号完整性和互连，讨论了它们对设计和技术的影响。 此外，它还深入研究了可制造性和公差的设计，探索纳米级工艺对电路设计的影响。

此外，本章还讨论了 CMOS 器件的基本制造工艺，包括沉积、掺杂、光刻、蚀刻和封装。 它还概述了 CMOS 器件制造中使用的不同材料，例如硅、锗、砷化镓和磷化铟。

MOS 晶体管制造的基本工艺流程

MOS 晶体管制造的基本工艺流程

1. **定义**：此步骤涉及定义晶体管各个部分的形状和尺寸。 这是通过结合掩模和蚀刻技术来完成的。

2. **层沉积**：接下来，在硅晶片上沉积二氧化硅（SiO2）和多晶硅的薄层。 二氧化硅层形成绝缘栅极氧化物层，而多晶硅层将形成晶体管的栅极。

3.**源极/漏极区形成**：然后通过将掺杂剂引入到硅衬底中，在沟道区的两侧形成源极区和漏极区。

4.**栅极电极形成**：然后沉积导电材料以形成栅极电极，通常为多晶硅，但也可以使用诸如钨之类的其他材料。

5. ** 退火 **：此步骤涉及在惰性气氛中将器件加热至高温（通常为 400-800°C），以使掺杂剂适当扩散并激活晶体管的区域。

6. ** 氧化物生长和图案化 **：然后在多晶硅栅电极的顶部生长氧化物层，以保护其免受进一步的加工损坏。 该氧化层被图案化以仅暴露随后将形成金属化的接触区域。

7. **接触孔蚀刻**：通过氧化层蚀刻接触孔，以在特定点暴露硅基板，从而允许在晶体管区域和外部元件之间形成电接触。

8. **金属化**：最后，将导电材料沉积到接触孔中以与硅衬底形成电接触，从而完成晶体管的构造。

这是 MOS 晶体管制造的一般总结，每个一般步骤中都涉及许多详细步骤，此处不予描述。

MOS 晶体管工作原理

工作在饱和区的MOS管的等效电路

MOS 晶体管是一种在栅极和源极端子之间使用金属氧化物层的晶体管。 该氧化层在晶体管的功能中起着至关重要的作用，因为它允许晶体管以低功耗高速执行开关操作。 MOS晶体管也称为金属氧化物半导体场效应晶体管（MOSFET）。

MOS 晶体管的操作基于施加到其栅极的电压控制其源极和漏极区域之间电流流动的能力。 这是通过创建称为栅极氧化物的二氧化硅 (SiO2) 绝缘层来实现的，该绝缘层将栅极电极与硅基板分开。

当电压施加到栅极时，会产生电场，该电场从栅极延伸穿过栅极氧化物并进入硅衬底。 该电场调节栅极氧化物正下方的衬底沟道区域中自由电子的密度，从而产生可以允许或阻止源极和漏极区域之间的电流流动的“电荷片”。

通过改变施加到栅电极的电压，可以控制该电荷层的密度，从而控制流过沟道区的电流量。 这使得 MOS 晶体管可以充当开关或压控电阻器，其中电阻率的大小由栅源电压的大小决定。

可见MOS晶体管通过电场调制金属氧化物层中的电荷来发挥作用。 该电场由连接到电压源的栅极端子产生。 电压源控制电场的强度，进而控制晶体管沟道区域中电荷载流子（电子或空穴）的流动。

在工作过程中，MOS 晶体管有两种不同的状态：截止状态和导通状态。 在截止状态下，晶体管的沟道区域没有电荷载流子，并且电流可以忽略不计。 在导通状态下，晶体管的沟道区包含高浓度的电荷载流子，电流在源极端子和漏极端子之间自由流动。

MOS 晶体管能够在这两种状态之间快速高效地切换，这使其成为一种非常有用的器件，适用于各种应用，包括微处理器、存储芯片和电源管理电路。

MOS 晶体管工作在亚阈值状态

NMOS器件的截面图

在亚阈值状态下，MOS 晶体管充当指数电流电压 (IV) 器件，其中漏极电流 (Id) 是栅源电压 (Vgs) 的函数，可表示为：

Id = Io * exp(Vgs / Vt)

这里，Io 是由器件几何形状和材料特性决定的常数，Vt 是阈值电压，其定义为晶体管开始传导大电流的栅源电压。

在亚阈值状态下，栅极-源极电压为负值 (Vgs < 0)，晶体管偏置在截止状态，具有低 Id 或零 Id。 随着栅源电压向阈值电压增加，Id 开始呈指数增加，当栅源电压接近电源电压时达到最大值（称为饱和电流）。

亚阈值区域对于低功耗电路设计非常重要，因为它允许晶体管在负栅源电压下完全关闭（即具有零 Id），从而将泄漏功耗降至最低。 在设计低功耗电路时，了解晶体管的亚阈值特性也很重要，因为它们会显着影响电路性能和功耗。

在亚阈值状态下，MOS 晶体管作为指数电流-电压 (IV) 器件运行。 在低漏极-源极电压 (Vds) 下，漏极电流 (Ids) 与漏极电压的指数近似成正比，Ids ~ exp(Vds/Vt)，其中 Vt 是热电压 kT/q，k 是玻尔兹曼 常数，T 绝对温度，q 基本电荷。

亚阈值状态也称为欧姆状态或线性状态。 在这种情况下，与氧化物层电压相比，沟道上的电压降很小，并且电流主要由隧道穿过氧化物层的电子（或空穴）承载。

亚阈值状态延伸至晶体管的阈值电压 (Vt)，超过该阈值电压就进入饱和状态，其中漏极电流饱和并且 Vds 进一步增加导致 Ids 的增加小得多。

在亚阈值状态下工作的 MOS 晶体管具有低功耗和高速性能，但对工艺、电压和温度变化也高度敏感。 这种敏感性使得设计可靠的亚阈值电路变得困难。

CMOS 差分放大器

CMOS 差分放大器

本章摘自 Dehghani, R. 的教科书《CMOS 运算放大器的设计》，对 CMOS 差分放大器进行了深入讨论。 差分放大器是模拟电路中的重要组件，用于放大模拟传感器或电路生成的小差分信号，同时抑制任何共模噪声。

差分放大器是一种获取两个输入电压之间的差异并将其放大以产生输出电压的电路。 通常使用偏置在三极管区域的 MOS 晶体管来实现。 差分放大器具有两个输入端子，每个输入端子接收输入电压，以及产生输出电压的输出端子。

CMOS差分放大器章节首先介绍差分放大器的基本原理和操作。 然后深入研究不同类型的差分放大器，包括共源、共栅和差分对配置。 每种类型都有其独特的特点和优势，使其适合不同的应用。

本章还讨论了差分放大器的频率响应，它表征了放大器在不同频率下的性能。 频率响应由增益带宽积决定，增益带宽积是增益与增益大于1的频率带宽的乘积。

CMOS差分放大器是一种常见的电子元件，它具有一些重要的特性。首先，差分放大器采用差分工作方式，即它通过比较两个输入信号的差异来放大输出信号。这种工作方式使其对环境噪声和电源噪声的干扰具有较强的抵抗力。

在抵消扰动方面，差分放大器采用双端输入和双端输出，通过比较两个输出信号的差异来抵消耦合的结果。例如，如果两个输入信号完全对称，那么差分放大器的输出信号就是输入信号的差值，即Vout=(Vy+Vnoise)-(Vx+Vnoise)=Vy-Vx。这样，即使电源噪声同时影响两个输入信号，差分放大器也能有效地消除其对输出信号的影响。

另外，差分放大器的一个优点是它对单端输入信号的噪声可以进行抑制。如果采用单端输入，差分放大器通过设计输入信号的幅度和频率等参数，可以有效减小电源噪声和其他环境因素对信号的影响。

最后，本章介绍了针对不同应用的 CMOS 差分放大器的设计示例，例如电压跟随器、跨阻放大器和仪表放大器。 这些示例演示了如何优化增益、带宽、噪声和失真等性能参数，同时考虑功耗和芯片面积等实际限制。

CMOS 差分放大器：源耦合差分对特性，带有源负载的 CMOS 差分放大器

差分对的漏极电流 vs 差分输入电压

差分放大器DC状态下的单端输出

源耦合差分对是模拟电路中的关键构建模块，通常用于放大微弱信号或实现差分信号。 其主要特点是两个输入端耦合到两个晶体管的源极端，差分对可以利用晶体管的电压增益和负载电阻的负反馈作用来放大输入信号幅度。

源耦合差分对具有以下优点：

1、高增益：源耦合差分对的增益高，可以实现信号放大。

2、高共模抑制：源耦合差分对具有良好的共模抑制性能，可以有效降低信号中噪声或漂移的干扰。

3、高频响应：源耦合差分对具有高频响应，可以实现高速信号传输。

4、低失真：源耦合差分对具有低失真性能，可以减少输出信号的失真。

5、低噪声：源耦合差分对具有低噪声性能，可以降低电路的噪声，提高信噪比。

源耦合差分对广泛应用于模拟信号处理电路中，如模数转换器、数模转换器、滤波器、振荡器等。

带有源负载的 CMOS 差分放大器是一种使用 CMOS 晶体管创建有源负载的差分放大器。 差分放大器在模拟电路中用于放大小信号或实现差分信号。 它们具有耦合到两个晶体管的源极端子的两个输入，并且有源负载连接到晶体管的漏极。

在具有有源负载的 CMOS 差分放大器中，有源负载是使用一个或多个串联在输出端子和负反馈电阻器之间的 CMOS 晶体管创建的。 差分放大器的输出端连接到有源负载中晶体管的漏极。

带有差分输入的差分放大器

带有源负载的 CMOS 差分放大器的优点包括：

1.高增益：差分放大器的增益很高，因为有源负载中的晶体管提供了额外的增益级。

2.高频响应：有源负载提供低输出阻抗和良好的频率响应，扩展了差分放大器的频率响应。

3. 低噪声：CMOS晶体管的低噪声允许差分放大器低噪声运行。

4、可集成性：CMOS工艺使得带有源负载的差分放大器可以很容易地与其他电路集成在单个芯片上，从而降低了成本和尺寸。

5.灵活性：可以轻松修改有源负载，以调整差分放大器的直流工作点、频率响应和增益。

带有源负载的CMOS差分放大器用于许多模拟信号处理电路，例如模数转换器、数模转换器、滤波器、振荡器以及其他需要信号放大和差分信号传输的模拟电路。

CMOS 单端输出运算放大器

CMOS 单端输出运算放大器

本章摘自 Dehghani, R. 的教科书《CMOS 运算放大器设计》，对 CMOS 单端输出运算放大器进行了深入讨论。 单端输出运算放大器是一种从差分输入电压生成单端输出电压的放大器。 它们通常用于模拟电路中，用于放大模拟信号，同时抑制噪声和失真。

单端输出运算放大器通常包括差分放大器和输出级，差分放大器接收两个输入电压并生成差分输出电压，输出级将差分输出电压转换为单端输出电压。 输出级可以采用各种配置来实现，例如反相、非反相或推挽配置，每种配置都有其独特的特性和优点。

CMOS单端输出运放章节首先介绍单端输出运放的基本原理和工作原理。 然后深入研究不同类型的输出级，包括反相、非反相和推挽配置。 每种类型都有其独特的特点和优势，使其适合不同的应用。

本章还讨论了单端输出运算放大器的频率响应，它表征了放大器在不同频率下的性能。 频率响应由增益带宽积决定，增益带宽积是增益与增益大于1的频率带宽的乘积。

最后，本章介绍了针对不同应用的 CMOS 单端输出运算放大器的设计示例，例如电压跟随器、跨阻放大器和仪表放大器。 这些示例演示了如何优化增益、带宽、噪声和失真等性能参数，同时考虑功耗和芯片面积等实际限制。

CMOS单端输出运算放大器的工作原理是基于差分放大器的基础上实现的。它采用单端输入和单端输出，通常有两个输入管脚和一个输出管脚。在正常工作时，输入信号被差分放大器的两个输入管脚所接收，并通过电路的负反馈作用，将两个输入信号进行比较和放大，最终输出一个放大的信号。

CMOS单端输出运算放大器的优点包括以下几个方面：

高增益：由于采用了负反馈机制，使得CMOS单端输出运算放大器的增益非常高，通常可以达到100万倍以上。

低噪声：CMOS单端输出运算放大器采用了CMOS工艺制造，因此具有较低的噪声水平，尤其适合在低频信号的放大和处理中应用。

低失调：由于差分放大器的两个输入管脚对称，因此CMOS单端输出运算放大器的失调电压非常小，通常可以做到几毫伏以内。

宽带宽：CMOS单端输出运算放大器的带宽较宽，可以在多个频段内实现信号的放大和处理。

CMOS 单端输出运算放大器:CMOS 两级运算放大器设计,折叠共源共栅运算放大器设计

两级CMOS运放

CMOS 两级运算放大器设计：在设计一个两级CMOS运算放大器（op amp）的时候，需要考虑到一些关键的组件和设计原则。以下是一个基本的设计步骤：

1. **电源供应**：CMOS运算放大器需要用到两个不同的电源供应，例如正负2.5V和正负0.5V。这需要电路板或芯片的电源设计来提供。

2. **电流源偏置**：为了使放大器正常工作，需要为输入级提供适当的偏置电流。这可以通过电流镜像Q5和Q8产生。

3. **输入差分对**：差分对是运算放大器的一部分，由Q3和Q4组成。差分对能够减小电源和信号源的影响，同时还能抑制环境噪声。

4. **二级是电流源负载的共源放大器**：第二级由Q6，Q7和电容组成。Q6是共源放大器，可以提供电压增益。电容则作为负反馈通路，用于改善频率响应和稳定性。

以上只是一个基本的设计步骤。实际的CMOS运算放大器设计可能需要考虑更多的因素，例如沟道长度匹配，衬底效应，以及不同工艺条件下的参数变化等。此外，运算放大器的性能参数，例如增益、带宽、功耗等，也需要通过精确的计算和优化来满足设计需求。

折叠共源共栅运算放大器

折叠共源共栅运算放大器设计：在模拟电路设计中，折叠式共源共栅运放（Folded-Cascode Op Amp）是一种常见的放大器设计。以下是一个基本的折叠式共源共栅运放设计步骤：

1. **元件选取**：首先，我们需要选取适当的元件。通常我们需要一个运算放大器，其具有足够的增益和带宽以满足我们的设计需求。

2. **负反馈**：折叠式共源共栅运放需要采用负反馈以提高稳定性并减少频率响应的不平坦度。

3. **前端设计**：我们需要设计输入信号的前端部分，这通常包括一个源极跟随器或一个射极跟随器，以提供足够大的交流增益并减小输入电阻。

4. **后端设计**：我们需要设计输出信号的后端部分，这通常包括一个电压跟随器或一个源极跟随器，以提供足够的电压增益并减小输出电阻。

5. **频率响应**：我们需要考虑电路的频率响应。由于折叠式共源共栅运放是一种级联放大器，所以需要进行适当的频率补偿以防止产生自激振荡。

6. **测试与验证**：最后，我们需要测试和验证电路的性能。这通常包括测试电路的增益、带宽、相位裕度等参数。

需要注意的是，折叠式共源共栅运放具有一些优点。例如，由于其结构特点，其输出电压摆幅可以做得更大（达到电源电压范围），并且输入和输出可以短接在一起。然而，它也有一些缺点，例如它需要更多的元件和更复杂的电路设计，并且它的频率响应可能会受到限制。因此，在选择使用折叠式共源共栅运放时需要根据具体的应用场景和需求进行权衡。

CMOS 全差分运算放大器

带有一个负反馈的运放的单端输出

本章摘自 Dehghani, R. 的教科书《CMOS 运算放大器的设计》，对 CMOS 全差分运算放大器进行了深入讨论。 全差分运算放大器是一种放大器，可生成两个输出电压，这两个输出电压是输入电压的差分版本。 它们通常用于模拟电路中，用于放大模拟信号，同时抑制噪声和失真。

全差分运算放大器通常包括差分放大器和输出级，差分放大器接收两个输入电压并生成两个差分输出电压，输出级将差分输出电压转换为单端输出电压。 输出级可以采用各种配置来实现，例如反相、非反相或推挽配置，每种配置都有其独特的特性和优点。

CMOS全差分运放章节首先介绍全差分运放的基本原理和工作原理。 然后深入研究不同类型的输出级，包括反相、非反相和推挽配置。 每种类型都有其独特的特点和优势，使其适合不同的应用。

本章还讨论了全差分运算放大器的频率响应，它表征了放大器在不同频率下的性能。 频率响应由增益带宽积决定，增益带宽积是增益与增益大于1的频率带宽的乘积。

在一个负反馈环中的差分输出运放

最后，本章介绍了针对不同应用的 CMOS 全差分运算放大器的设计示例，例如电压跟随器、跨阻放大器和仪表放大器。 这些示例演示了如何优化增益、带宽、噪声和失真等性能参数，同时考虑功耗和芯片面积等实际限制。

CMOS全差分运算放大器的工作原理是基于差分放大器的基础上实现的。它采用全差分输入和输出，即有两个输入管脚和两个输出管脚。在正常工作时，输入信号被差分放大器的两个输入管脚所接收，并通过电路的负反馈作用，将两个输入信号进行比较和放大，最终输出两个放大的信号。

CMOS全差分运算放大器的优点包括以下几个方面：

高增益：由于采用了负反馈机制，使得CMOS全差分运算放大器的增益非常高，通常可以达到100万倍以上。

抑制噪声：由于CMOS全差分运算放大器有两个输入管脚，它可以对输入信号进行差分放大，从而有效地抑制噪声信号的影响。

宽带宽：CMOS全差分运算放大器的带宽较宽，可以在多个频段内实现信号的放大和处理。

良好的线性度：由于采用了负反馈机制，CMOS全差分运算放大器的线性度非常好，可以在宽动态范围内实现信号的放大和处理。

CMOS 全差分运算放大器：全差分运算放大器的优点，全差分 CMOS 运算放大器架构

带有CMFB网络的运放

运放中的CMFB电路的实现细节

全差分运算放大器的优点：全差动运算放大器（Fully Differential Op Amps）的主要优点包括：

1. 宽带宽：全差动运算放大器具有较高的频率响应，能够处理高速信号，因此常用于高速信号处理电路中。

2. 增益高：由于全差动运算放大器具有较高的增益，因此可以用于提高信号的信噪比，增强信号的抗干扰能力。

3. 共模抑制比高：全差动运算放大器对共模信号的抑制能力较强，可以有效地抑制共模干扰，提高信号的可靠性。

4. 电源抑制比高：全差动运算放大器对电源电压的变化不敏感，因此可以有效地抑制电源噪声，提高电路的稳定性。

5. 输入阻抗高：全差动运算放大器的输入阻抗较高，可以减少信号源的负载，提高信号源的驱动能力。

6. 输出阻抗低：全差动运算放大器的输出阻抗较低，可以提高电路的带负载能力，同时减少对后级电路的影响。

总的来说，全差动运算放大器在各种电子设备和系统中都有广泛的应用，因为它具有高共模抑制比、高电源抑制比、低噪声等优点。它还被广泛应用于音频设备、仪器仪表和控制系统等领域。

用源跟随器实现的电阻CMFB电路

全差分 CMOS 运算放大器架构：全差分 CMOS 运算放大器 (op amp) 架构在模拟和混合信号电路中提供高性能和良好的噪声抑制。 它们通常包括两个差分输入对、一个差分增益级和一个单端输出级。

差分输入对通常使用长尾对配置来实现，该配置包括在输入端子和差分输出端子之间串联连接的两个晶体管。 尾部晶体管由恒流源偏置，充当差分对的电流吸收器并提供高输入阻抗。

差分增益级是使用差分输入对和输出级之间串联连接的两个晶体管来实现的。 该级提供增益和频率补偿，以在所需频率范围内保持平坦的频率响应。

输出级可以使用各种配置来实现，例如AB类输出级或B类输出级。 AB类输出级提供良好的线性度和低失真，而B类输出级提供高功率效率，但可能引入交越失真。

为了确保良好的性能，应仔细设计全差分 CMOS 运算放大器。 应仔细设计尾电流以确保稳定性和噪声性能。 差分增益级应适当偏置，以确保平坦的频率响应和低失真，输出级应适当偏置和设计，以确保良好的线性度和低失真。

CMOS 输出级

源跟随器的输出级

本章对 CMOS 输出级进行全面检查，CMOS 输出级是 CMOS 运算放大器的组成部分。 输出级是运算放大器的最后一级，将差分放大器产生的差分输出电压转换为可以驱动负载的单端输出电压。

本章首先介绍输出级的基本原理和操作。 然后深入研究可以在 CMOS 技术中实现的不同类型的输出级，包括反相、非反相、推挽和 AB 类输出级。 每种类型都有其独特的特点和优势，使其适合不同的应用。

本章还介绍了针对不同应用的 CMOS 输出级的设计示例，例如电压跟随器、跨阻放大器和仪表放大器。 这些示例演示了如何优化输出电压摆幅、转换速率和功耗等性能参数，同时考虑晶体管失配和噪声等实际限制。

最后，本章讨论了输出级的频率响应，它表征了输出级在不同频率下的性能。 频率响应由增益带宽积决定，增益带宽积是增益与增益大于1的频率带宽的乘积。 了解输出级的频率响应对于高性能运算放大器的设计至关重要。

带有电流镜bias电路的源跟随器

CMOS输出级是CMOS电路的组成部分，用于放大和缓冲输出信号，以确保可靠和低阻抗的传输。

CMOS 输出级通常设计为提供高输出电平和低输出电平，对应于输入信号的二进制逻辑电平。 高输出电平通常等于电路的正电源电压（Vdd），而低输出电平等于负电源电压（Vss）或地电位。

CMOS 输出级旨在提供低噪声、高隔离度和低功耗特性。 它们还旨在保持输出信号的完整性并最大限度地减少输出信号上反射和振铃的产生。

根据其拓扑和操作，输出级通常分为推挽级或开漏级。 在推挽级中，输出级的两个晶体管要么导通，要么截止，以将输出电流推或拉至负载电阻。 在开漏级中，输出晶体管连接到负载电阻，而另一个晶体管连接到地或负电源电压。

推挽输出级更常用于需要高速运行的数字应用，而开漏级更适合需要低功耗和低输出阻抗的模拟应用。

CMOS 输出级：低压AB类缓冲器，使用跨线性环路的 AB 类输出级

全差分AB类放大器

低压AB类缓冲器：在设计 CMOS 运算放大器的输出阶段时，另一种常见的设计是低电压 Class AB 缓冲器。这种设计通过将一个 NMOS 和一个 PMOS 晶体管以串联的方式连接在一起，可以提供更高的驱动能力和更低的输出电阻。

在这种设计中，NMOS 和 PMOS 晶体管的 drains 是直接相连的，而 sources 则通过一个电阻或直接相连。这种连接方式允许两个晶体管在相同的信号电压下同时开启或关闭，从而提供更高的电流驱动能力和更低的输出电阻。

此外，由于 NMOS 和 PMOS 晶体管具有不同的电压阈值，因此这种设计还可以提供出色的过电压保护能力。当输入电压超出正常范围时，一个或两个晶体管可能不会导通，从而防止了过电流和过热的问题。

低电压 Class AB 缓冲器设计在许多应用中都非常有效，特别是那些需要高驱动能力和低输出电阻的场合，例如音频放大器和电池供电的电子设备等。此外，由于其较低的功耗和成本，这种设计也成为了许多便携式设备中的优选方案。

使用跨线性环路的 AB 类输出级

使用跨线性环路的 AB 类输出级：设计CMOS运算放大器输出阶段的一种方案是采用一个使用跨导放大器（translinear loop）的 Class AB 输出阶段。

Class AB 输出级利用两个晶体管以并联的方式连接在一起，一个晶体管作为开态，另一个晶体管作为关态。这种设计可以提供更高的驱动能力和更低的功耗。

跨导放大器是由两个互补的 CMOS 晶体管组成，它们共享一个源极，并工作在饱和区。通过将两个晶体管的栅极和源极连接在一起，并控制它们以相反的方式开启或关闭，就可以实现Class AB输出级的功能。

当一个晶体管的栅极电压增加时，另一个晶体管的栅极电压将减少，因此它们会以互补的方式开启和关闭。这种方式可以使Class AB输出级提供更高的电流驱动能力和更低的输出电阻。

此外，由于使用了两个互补的晶体管，Class AB输出级还可以提供出色的线性度和失真性能。同时，由于其较低的功耗和成本，这种设计也成为了许多便携式设备中的优选方案。

CMOS 参考发生器

Bandgap电压参考发生器

本章深入探讨了 CMOS 参考发生器，它是模拟和混合信号 IC 中的重要组件。 参考发生器提供这些电路正常运行所需的稳定且准确的参考电压或电流。

本章首先介绍不同类型的参考信号发生器，包括带隙、PTAT 和基于锁存器的参考信号发生器。 每种类型都有自己的工作原理、优点和缺点，从而适合不同的应用。

随后，本章介绍了针对不同应用的 CMOS 参考信号发生器的设计示例，例如低噪声精密仪表放大器、低功耗温度补偿参考信号发生器和高精度带隙参考信号发生器。 这些示例演示了如何优化温度稳定性、本底噪声和功耗等性能参数，同时考虑工艺变化和噪声耦合等实际限制。

最后，本章讨论了用于稳定参考发生器以应对过程和温度变化的补偿技术。 这些技术包括使用负反馈环路、频率补偿方法和温度补偿技术。 了解这些补偿技术对于设计可靠且稳定的参考发生器至关重要。

CMOS 参考发生器

CMOS 参考发生器是设计用于在电路内提供稳定可靠的参考电压或电流的电路。 这些参考发生器在模拟和混合信号电路设计中至关重要，因为它们提供必要的直流偏置电压或电流以确保电路的正常运行。

根据具体应用和电路要求，CMOS 参考发生器有多种类型。 然而，它们通常被设计为提供稳定的输出电压或电流，对温度、工艺和电源电压变化不敏感。

一种常见类型的 CMOS 参考信号发生器是带隙参考信号发生器。 该电路利用了在亚阈值状态下偏置的晶体管所产生的与温度无关的电压。 带隙参考发生器使用该电压作为电路的直流参考电压。

另一种类型的 CMOS 参考信号发生器是电流参考信号发生器。 该电路产生稳定的电流，用于偏置电路。 电流基准发生器使用跨导放大器来生成与输入电压成比例的输出电流。 然后，该输出电流可用于偏置电路。

无论使用哪种具体类型的 CMOS 参考发生器，它们都通过提供必要的直流偏置来确保电路稳定性和可靠的性能，从而在模拟和混合信号电路设计中发挥着至关重要的作用。

CMOS 参考发生器：CMOS 参考电压发生器，CMOS 电流基准发生器

CMOS 参考电压发生器

CMOS 参考电压发生器：为CMOS运算放大器设计CMOS参考发生器的另一种方案是采用CMOS电压参考发生器。

CMOS电压参考发生器是一种集成电路，它能够产生一个稳定的参考电压，该电压与电源电压无关。这种发生器通常采用两个或更多个串联连接的P型或N型晶体管，以及一些电阻器和其他元件来构建。

CMOS电压参考发生器的输出电压可以通过调整元件的参数值来控制。这种发生器可以产生多种类型的参考电压，例如稳定的零点几伏到几十伏的电压。此外，CMOS电压参考发生器还具有低噪声、低温度系数和高稳定性的优点。

对于CMOS运算放大器来说，使用CMOS电压参考发生器可以提供稳定的参考电压，从而确保放大器的输出电压的准确性和稳定性。此外，由于CMOS电压参考发生器的功耗较低，因此它也有助于延长电池寿命。

总之，CMOS电压参考发生器是一种可靠的参考电压源，适用于各种类型的CMOS运算放大器。

CMOS 电流基准发生器

CMOS 电流基准发生器：CMOS电流参考发生器是用于为CMOS运算放大器提供稳定参考电流的集成电路。这种发生器通常采用一个或多个晶体管以及一些电阻和其他元件来构建。

CMOS电流参考发生器产生的参考电流与电源电压无关，并且可以通过调整元件的参数值进行控制。这种发生器可以产生稳定的几十毫安到几毫安的电流。此外，CMOS电流参考发生器还具有低噪声、低温度系数和高稳定性的优点。

对于CMOS运算放大器来说，使用CMOS电流参考发生器可以提供稳定的参考电流，从而确保放大器的输出电压的准确性和稳定性。此外，由于CMOS电流参考发生器的功耗较低，因此它也有助于延长电池寿命。

总之，CMOS电流参考发生器是一种可靠的参考电流源，适用于各种类型的CMOS运算放大器。

基于功率合成器的20 GHz CMOS功率放大器设计

李 红1，2，贺章擎3，徐元中3

(1.湖北工业大学 计算机科学与技术学院，湖北 武汉430068；

2.华中科技大学 计算机科学与技术学院，湖北 武汉430074；

3.湖北工业大学 太阳能高效利用湖北省协同创新中心，湖北 武汉430068)

中图分类号： TM277

文献标识码： A

DOI： 10.16157/j.issn.0258-7998.2016.05.011

中文引用格式： 李红，贺章擎，徐元中. 基于功率合成器的20 GHz CMOS功率放大器设计[J].电子技术应用，2016，42(5)：39-41.

英文引用格式： Li Hong，He Zhangqing，Xu Yuanzhong. Design of 20 GHz CMOS power amplifier with power combiner[J].Application of Electronic Technique，2016，42(5)：39-41.

0 引言

随着人们对无线数据传输速率的要求越来越高，无线收发器的工作频率需要相应地上升，以实现宽带高速通信网络，如已成功应用于智能手机的60 GHz收发器的短距离无线传输速率超过4 Gb/s。高频毫米波无线收发器早期采用分立元件设计，具有难度大、成本昂贵和质量大等缺陷，不适用于目前智能设备的应用。

CMOS作为IC制作的主流工艺，常用于不同频率范围的无线收发器设计[1]。频率越高，收发器需要采用更小节点的CMOS工艺，0.18 μm节点处MOSFET管的最高工作频率为53 GHz，65 nm MOSFET的最高工作频率为250 GHz。CMOS工艺节点下降，MOSFET管可承受的交流电压摆幅也相应变小，对无线收发器中功率放大器(Power Amplifier，PA)的影响最大，因为PA通常需要处理大信号，MOSFET管可承受电压摆幅的大小决定了PA的输出功率。所以，如何基于CMOS工艺设计一个高频、高输出功率的PA是一个难点。

本文基于TSMC 0.18 μm 1P6M CMOS工艺设计了一个工作频率达到20 GHz的PA，该PA采用全变压器耦合的结构，输出端采用功率合成器实现两路子PA的输出信号相加，增大PA的输出功率。版图仿真结果表明，该PA的输出功率可达23.4 dBm，效率为20.1%，芯片面积仅为0.56 mm2。

1 20 GHz PA的电路结构

本文所提出的PA电路如图1所示，采用两级放大器结构，放大器均为全差分Cascode电路增大PA的增益，避免谐波信号的干扰。射频信号经过输入变压器耦合至驱动级的输入端，经过放大后由级间功分器输出4路信号至功放级，功放级放大后的信号输入至功率合成器，最后输出至负载RL。

输入变压器将单端信号转为差分信号，驱动级共源MOS管的栅端偏置电压从变压器的次级线圈接入；级间功分器将两路输入信号转为四路差分信号输出，变压器的主线圈作为驱动级电源电压VDD_DA输入节点，次级线圈作为功放级共源MOS管的栅端偏置电压接入点；输出功率合成器的作用与级间功分器正好相反，变压器的主线圈作为功放级电源电压VDD_PA输入节点，考虑到功放级的电流较大，在设计功率合成器时需要重点考虑金属耐流。下面详细介绍以上无源器件的实现。

2 无源器件的设计

无源器件是20 GHz CMOS PA的关键模块，其设计直接影响PA的性能，该PA包括以下3个无源器件：输入变压器、级间功分器和输出功率合成器。为了增加金属耐流，变压器、功分器和合成器均采用超厚顶层金属M6作为主线圈，金属层M5作为次线圈，主、次线圈垂直堆叠，增加线圈间的耦合，同时减小器件尺寸，3个无源器件的面积分别为：100×174 μm2、150×120 μm2、150×400 μm2，如图2所示。

图3所示为应用于20 GHz CMOS PA中的片上无源器件的效率仿真结果，可以看到，在20 GHz处，变压器、功分器和合成器的效率分别为：89.1%、86.8%和84.1%。其中效率计算公式如式(1)所示[2]：

3 20 GHz PA的版图设计

图4所示为20 GHz CMOS PA的版图，面积为0.65×0.86 μm2，射频输入、输出端均采用截距为100 μm的GSG(Ground-Signal-Ground)焊盘，其中射频焊盘S采用高隔离度、低寄生电容的设计[3]，降低片上损耗。MOSFET管的版图也进行了优化设计，降低寄生电容和电阻，提高MOSFET的性能。为了保证芯片充分接地，衬底接触孔填充于空白处，电源、接地总线绕版图四周，方便接线。

4 PA的仿真结果与分析

基于TSMC 0.18 μm 1P6M CMOS工艺模型对20 GHz PA进行版图仿真，结果如图5~图7所示。图5所示为S参数的仿真结果，20 GHz处，S11=-13.85 dB、S12=-56.8 dB、S21=21.5 dB、S22=-10.94 dB。图6所示为单声大信号的仿真结果，扫描输入功率范围-30~10 dBm，20 GHz PA的最高输出功率Psat为23.4 dBm，功率附加效率(Power Added Efficiency，PAE)为20.1%，输出1 dB压缩点20.43 dBm，功率增益为21.4 dB。图7所示为PA的谐波分量，可以看到，所提电路结构对谐波分量的抑制均大于40 dB，线性度满足设计要求。

5 结束语

基于TSMC 0.18 μm 1P6M RFCMOS工艺设计了一个工作频率为20 GHz的PA，采用变压器耦合结构实现射频信号传输和阻抗匹配。高效率的片上无源器件优化了PA的整体性能，功率合成器用以提高PA的输出功率。所设计20 GHz CMOS PA的最高输出功率可达23.4 dBm，20.1% PAE，芯片面积仅为0.56 mm2，可应用于下一代无线移动通信系统。

参考文献

[1] LEI A K Y，DECLERCQ M.A GSM-GPRS/UMTS FDD-TDD/WLAN 802.11a-b-g multi-standard carrier generation system[J].IEEE J.Solid-State Circuits，2006，41(7)：1513-1521.

[2] ZOLFAGHARI A，CHAN A，RAZAVI B.Stacked inductors and transformers in CMOS technology[J].IEEE J.Solid-State Circuits，2001，36(4)：620-628.

[3] LAM S，MOK P K T，KO P K，et al.High-isolation bonding pad design for silicon RFIC up to 20 GHz.IEEE Electron Device Lett.，2003，24(9)：601-603.

[4] CAO C，XU H，SU Y，et al.An 18-GHz，10.9-dBm fully-integrated power amplifier with 23.5% PAE in 130-nm CMOS[C].IEEE European Solid-State Circuits Conference.Grenoble：IEEE，2005：137-140.

[5] FERNDAHL M，JOHANSSON T，ZIRATH H.20 GHz power amplifier design in 130 nm CMOS[C].IEEE European Microwave Integrated Circuit Conference. Amsterdam：IEEE，2008：254-257.

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